芯片設(shè)計(jì)又稱集成電路設(shè)計(jì)（IC design），也可稱為超大規(guī)模集成電路設(shè)計(jì)（VLSI design），是指以集成電路和超大規(guī)模集成電路為目標(biāo)的設(shè)計(jì)過程。集成電路設(shè)計(jì)涉及電子器件（如晶體管、電阻器、電容器等）模型的建立以及器件之間的互連。所有器件和互連都需要放置在一塊半導(dǎo)體襯底材料上。這些元件通過半導(dǎo)體器件制造工藝（例如光刻等）放置在單個(gè)硅基板上，形成電路。芯片設(shè)計(jì)流程1.總體規(guī)劃隨著集成電路設(shè)計(jì)規(guī)模的不斷擴(kuò)大，出現(xiàn)了許多成熟且常用的設(shè)計(jì)模塊，也稱為IP核。現(xiàn)在芯片正向設(shè)計(jì)不再是從頭開始，而是基于某些成熟的IP核來使用，并在此基礎(chǔ)上添加芯片功能。正向芯片設(shè)計(jì)仍然是從市場(chǎng)未來的需求出發(fā)，是否開發(fā)芯片是從開發(fā)成本和預(yù)期收益來衡量的。明確了市場(chǎng)未來的需求后，將這些需求轉(zhuǎn)化為芯片的重要參數(shù)指標(biāo)，然后進(jìn)行任務(wù)劃分。模擬設(shè)計(jì)師負(fù)責(zé)仿真，數(shù)字設(shè)計(jì)師負(fù)責(zé)數(shù)字。 2、架構(gòu)/算法現(xiàn)在數(shù)字電路在芯片中占有巨大的比例，數(shù)字邏輯也越來越復(fù)雜，所以必須從架構(gòu)和算法的角度來考慮。該架構(gòu)可分為三大方向：數(shù)據(jù)流；控制流；總線流量。 1、數(shù)據(jù)流向：數(shù)據(jù)從輸入到輸出是一條直線，沒有數(shù)據(jù)回溯。這是一個(gè)純粹的數(shù)據(jù)處理架構(gòu)。這個(gè)芯片的功能應(yīng)該比較簡(jiǎn)單。 2、控制流程：這是基于狀態(tài)機(jī)或者CPU形式的架構(gòu)設(shè)計(jì)。對(duì)于簡(jiǎn)單的芯片，使用狀態(tài)機(jī)就足夠了，但是對(duì)于復(fù)雜的芯片，就必須使用CPU作為控制核心。例如，單片機(jī)就是以CPU為控制核心，加上RAM和ROM形成的一種控制芯片。 3.總線流程：這是一種基于總線的芯片設(shè)計(jì)架構(gòu)。最熟悉的就是SOC芯片?？偩€連接一個(gè)或多個(gè)各種組件，如CPU、RAM、ROM、I2C、UART等。這些組件的不同排列和組合形成滿足各種需求的芯片，例如不同的ARM芯片。 3.RTL代碼。算法工程師設(shè)計(jì)完芯片架構(gòu)，在MATLAB上驗(yàn)證了各種算法，并考慮了其他必要條件后，工作就會(huì)交給ASIC工程師翻譯RTL代碼，即將RTL代碼翻譯成MATLAB。該算法被翻譯成RTL。從翻譯的角度來看，這一步只需要文本編輯器。不過后續(xù)還有模擬驗(yàn)證工作，這部分并不容易。有時(shí)，根據(jù)公司和項(xiàng)目的工作量，算法工程師和ASIC工程師的工作內(nèi)容有重疊。他們還負(fù)責(zé)將MATLAB 轉(zhuǎn)換為RTL。在設(shè)計(jì)RTL時(shí)，我們也會(huì)考慮DFT（Design For Test）的問題，并在RTL代碼中添加測(cè)試鏈。我對(duì)此不太熟悉。 4、仿真驗(yàn)證這一步工作比較關(guān)鍵，可以說是設(shè)計(jì)部分的第一個(gè)分水嶺。不同的公司、不同的項(xiàng)目，仿真驗(yàn)證的復(fù)雜程度差別很大。簡(jiǎn)單的，寫一個(gè)比較完整的testbench來驗(yàn)證RTL代碼的功能即可；對(duì)于復(fù)雜的，會(huì)在RTL驗(yàn)證環(huán)境中進(jìn)行詳細(xì)的驗(yàn)證，甚至可能會(huì)使用各種驗(yàn)證方法來學(xué)習(xí)UVM，VMM，OVM等，這種復(fù)雜驗(yàn)證所使用的語言一般使用SystemVerilog。驗(yàn)證軟件可以使用Cadence公司的NC_VERILOG或Synopsys公司的VCS。

5.工藝選擇正向設(shè)計(jì)必須在最初的總體規(guī)劃中考慮工藝問題，這涉及到工藝的相關(guān)知識(shí)。有些工藝是專門為某些類型的芯片開發(fā)的。因此，一旦你想開發(fā)出相應(yīng)工藝的芯片，直接使用即可。然而，工藝的選擇往往非常耗時(shí)，需要考慮各種參數(shù)，例如工藝生產(chǎn)周期、工藝良率、工藝生產(chǎn)時(shí)間等。安排和其他方面都是經(jīng)過仔細(xì)考慮的。 [2] 6.綜合和時(shí)序功耗分析這部分工作主要使用synopsys的工具Design Complier（綜合）和Prime Time（時(shí)序和功耗）。這兩個(gè)工具的使用比較復(fù)雜。具體說明請(qǐng)參考百度文庫相關(guān)信息。一般來說，這兩個(gè)工具都是約束驅(qū)動(dòng)的軟件，軟件在使用時(shí)是通過約束文件來驅(qū)動(dòng)的。因此，工作的主要內(nèi)容，除了軟件的使用之外，最重要的是如何編寫約束文件。一般來說，約束主要包括面積約束、扇入扇出約束、時(shí)序約束等約束。如果RTL代碼不滿足約束，則必須根據(jù)具體情況修改約束或者修改RTL代碼。約束是用TCL腳本語言編寫的。綜合和時(shí)序分析將根據(jù)所使用的技術(shù)生成電路網(wǎng)表。該網(wǎng)表將作為下一步自動(dòng)布局布線的主要文件。 7、形式化驗(yàn)證形式化驗(yàn)證是每次將芯片的邏輯電路轉(zhuǎn)換成另一種表達(dá)形式時(shí)都需要做的工作。具體地，需要在網(wǎng)表綜合生成后進(jìn)行一次。主要對(duì)比文件是RTL仿真后的文件和綜合后的網(wǎng)表。布局布線后需要再次進(jìn)行。主要比較文件是綜合后的網(wǎng)表和布局。布線后的網(wǎng)表。主要工作內(nèi)容： 1、準(zhǔn)備兩個(gè)待比對(duì)文件及各種工藝技術(shù)庫文件； 2、使用TCL腳本編寫腳本程序，將其中一個(gè)文件設(shè)置為比較標(biāo)準(zhǔn)，將其中一個(gè)文件設(shè)置為待比較文件； 3.運(yùn)行Formality并分析生成的對(duì)比報(bào)告； 4、根據(jù)報(bào)告進(jìn)行相應(yīng)的調(diào)整和修改。 8.自動(dòng)布局和布線這一步很大程度上依賴于軟件和經(jīng)驗(yàn)。目前常用的軟件是Cadence Encounter，Synopsys也有相應(yīng)的自動(dòng)布局布線軟件ASTRO。主要工作內(nèi)容：1、編制工藝文件（時(shí)序文件庫數(shù)字布局庫）； 2、綜合后準(zhǔn)備電路網(wǎng)表文件和約束文件； 3、根據(jù)設(shè)計(jì)要求設(shè)置布局面積等相關(guān)參數(shù)。 4、自動(dòng)布局布線，檢查時(shí)序和功耗。